Litar pintas IGBT dalam sistem dan perlindungannya, igbtmodule

Kaedah melindungi paip atas dan bawah melalui.

IGBT perlindungan photocoupled dicapai dengan mengesan voltan CE, dan mengikut hubungan antara V CE dan IC, apabila IC meningkat dengan cepat, VCE diikuti. dan menghantar isyarat ralat ke DSP, keseluruhan prosesnya secara amnya antara 5 dan 10US. Kerana perlindungan sedemikian sangat sensitif dan mempunyai ketepatan yang lemah, ia hanya sesuai untuk perlindungan litar pintas. Figur 2 menunjukkan gambarajah VCE dan IC GD200HFL120C2S. Dengan kebangkitan VCE, peningkatan IC semakin meningkat. IC pada + 7V sebenarnya jauh melebihi arus litar pintas modul. Apabila melakukan ujian litar pintas dinamik, L, VG, TR, TF dan parameter lain mempunyai kawalan yang ketat dan stabil, dan arus biasanya dikawal pada 8-10 Masa IC, seperti yang ditunjukkan dalam Rajah 3. Walau bagaimanapun, litar pintas diuji pada sistem, dan arus akan sering meningkat lebih tinggi kerana ciri -ciri suis, beban litar dan gangguan.

Perlindungan litar pintas biasa untuk memacu gandingan optik

(I) PC929

PC929 adalah gandingan optik pemacu biasa dalam industri penyongsang, dengan fungsi perlindungan litar pintas (PC923 tanpa perlindungan). Kerana arus puncak output hanya 0.4A, memandu IGBT kuasa tinggi perlu dikuatkan di hujung belakang untuk memacu IGBT. Berapa banyak arus modul yang PC 929 boleh memandu bergantung kepada pilihan tiub. Selagi PC929 boleh menolak tiub dan tiub boleh menolak IGBT, maka ia dapat dicapai.

Rajah 3 menunjukkan litar perlindungan dalaman PC929:

1, apabila IGBT dimatikan, voltan 9 kaki C ditarik ke sifar.

2. Apabila IGBT dihidupkan, VCC mengenakan CP melalui RC, dengan voltan pengecasan melebihi + 7V, dan penghantaran O2

Dengan giliran lembut, FS menghantar CPU isyarat ralat pada masa yang sama, FS berkesan pada tahap yang rendah, dan kelajuan pengecasan CP ditentukan oleh RC dan CP.

3. Apabila IGBT dimatikan, C dengan cepat ditarik ke bawah, dan kelajuan turun jauh lebih besar daripada kelajuan IGBT.

Ramai orang mencerminkan bahawa PC 929 terdedah kepada misaction, tetapi mekanisme misaction tidak begitu jelas. Sesetengah orang berfikir bahawa masa perlindungan terlalu pendek, sementara yang lain berfikir bahawa penurunan tekanan IGBT terlalu besar. Kemudian mari kita membincangkan sebab mengapa PC 929 misacts, yang sangat penting untuk reka bentuk litar perlindungan IGBT.

Secara teori, semakin besar VCE (SAT), semakin cepat IGBT mencapai voltan perlindungan + 7V dalam zon linear, yang betul, tetapi bukan punca misaction. Nilai IC yang sepadan dengan penurunan tekanan ketepuan + 7V jauh lebih besar daripada penurunan tekanan ketepuan arus maksimum maksimum, manakala penurunan tekanan cip umum hanya di bawah 1V, dan jurang ini tidak akan menyebabkan misaction dalam keadaan litar bukan pendek.

Apabila IGBT dibuka secara normal, sebab utama kesilapan misprotection adalah masa V CE jatuh apabila IGBT dibuka, dan masa pengecasan C p. Lihat Rajah 4.

Bekalan kuasa VCC mengenakan CP melalui RC, dengan voltan pengecasan UCP.

Jika VCE turun di sepanjang jalan, maka VCE telah jatuh di bawah + 7V sebelum UCP mencapai + 7V, maka voltan 9 kaki tidak muncul di atas + 7V.

Jika VCE jatuh ke bawah jalan C, maka VCE masih di atas + 7V apabila UCP mencapai + 7V, maka pengesanan voltan 9 kaki akan muncul di atas + 7V, lompat perlindungan litar pintas.

Kesimpulan: Untuk mengelakkan tindakan ralat pembukaan, anda boleh melanjutkan masa pengecasan atau kelajuan pembukaan sedikit lebih cepat.

(2) 316j

316J juga digunakan secara meluas untuk gandingan IGBT dan gandingan optik dengan pengesanan VCE. Perbezaan terbesar dari PC929 adalah bahawa 316J dapat terus memacu modul 150A tanpa memerlukan tiub. Dalam istilah mekanisme perlindungan, ia juga sangat mirip dengan PC929. Lihat Rajah 5: Apabila IGBT dimatikan, Desat (14) ditarik ke tanah melalui MO SFET berkelajuan tinggi, MOSFET dimatikan selepas IGBT dibuka, dan 14 kaki dikenakan melalui sumber dan kapasitor semasa, dan voltan, dan voltan Meningkatkan lebih daripada + 7V dan 316J protects.pc929 sedang mengecas kapasitor dengan VCC melalui rintangan; 316J secara langsung mengecas kapasitor melalui sumber semasa dalaman. Kerana kapasitor dikenakan dengan sumber semasa yang tetap, masa pengecasan juga boleh dikira dengan lebih tepat:

t = cv / i, pilih c = 100p

t = 100p *7v /250u a = 2.8us

Ini bermakna bahawa VCE mesti jatuh di bawah + 7V dalam 2.8US, atau ia akan ditangguhkan.

Graf 6

Pengenalan Eksperimen Perlindungan Litar Pendek

Perlindungan litar pintas boleh dibahagikan kepada litar pintas alternatif mengikut bentuk litar pintas, litar pintas relatif. Tetapi tidak kira jenis litar pintas, mempunyai aliran semasa, ia harus membentuk gelung, jadi dalam reka bentuk litar pintas Perlindungan dapat dikesan di mana -mana kedudukan litar, tentu saja, kesannya tidak sama. Kami biasanya memilih untuk mengesan v ce

Voltan, kerana ia agak berkesan dan boleh dipercayai.

Dalam ujian perlindungan litar pintas fasa industri inverter, terdapat litar pintas pertama selepas operasi dan pertama kali dijalan mula bangkit; Keadaan yang kedua lebih kompleks, apabila sistem telah berjalan, kedudukan litar pintas boleh berada pada bila -bila masa dalam kitaran kerja, jadi bentuk gelombang setiap litar pintas juga sangat berbeza. Pada sistem, kami mendapati bahawa litar pintas semasa operasi, arus boleh tergesa -gesa lebih tinggi, kerana litar pintas apabila IGBT dibuka, VG dinaikkan lebih besar, dan I C di rantau linear terutamanya dipengaruhi oleh VG.

I r es = c r es *dv /dt

△ vg = ires*(rg+ri nt)

I c = k (v g -v th) 2

Rajah 7 menunjukkan bentuk gelombang litar pintas yang diukur pada penguji dinamik. Kami mendapati bahawa selepas I SC meningkat dengan mantap, ia terhad oleh cip itu sendiri. Voltan gerbang VG tidak banyak terganggu sepanjang proses keseluruhan.

Rajah 8 menunjukkan bentuk gelombang litar pintas modul 1200V / 50A pada penukar frekuensi.

- -t 1: dv / dt secara berterusan mempengaruhi v g; I SC semakin meningkat, cerun ditentukan oleh induktor beban parasit l, isc = k (vg-vth) 2

- -T2: DV / DT Stop menjejaskan VG, VG berkurangan, dan ISC berkurangan dengan VG.

- -t3: VG stabil dan ISC stabil.

- -t4: IGBT OFF, ISC dikurangkan, VCE = VDC + DI / DT * lBUS, jadi voltan melampau.